Список вопросов базы знаний

Полный дешифратор преобразует исходный 5-разрядный двоичный код в

При записи в FIFO -ЗУ последовательности операндов А, В, C, D они будут считываться как

При записи в стек последовательности операндов А, В, C, D они будут считываться как

При комбинации сигналов D=0, C=0 на входах синхронного D-триггера он

При комбинации сигналов D=0, C=1 на входах синхронного D-триггера он

При комбинации сигналов D=1, C=0 на входах синхронного D-триггера он

При комбинации сигналов D=1, C=1 на входах синхронного D-триггера он

При комбинации сигналов J=0, К=0, С=0 на входах синхронного RS-триггера он

При комбинации сигналов J=0, К=0, С=1 на входах синхронного RS-триггера он

При комбинации сигналов J=0, К=1, С=0 на входах синхронного RS-триггера он

При комбинации сигналов J=0, К=1, С=1 на входах синхронного RS-триггера он

При комбинации сигналов J=1, К=0, С=0 на входах синхронного RS-триггера он

При комбинации сигналов J=1, К=0, С=1 на входах синхронного RS-триггера он

При комбинации сигналов J=1, К=1, С=0 на входах синхронного RS-триггера он

При комбинации сигналов J=1, К=1, С=1 на входах синхронного RS-триггера он

При комбинации сигналов R=0, S=1, С=0 на входах синхронного RS-триггера он

При комбинации сигналов R=0, S=1, С=1 на входах синхронного RS-триггера он

При комбинации сигналов R=1, S=0, С=0 на входах синхронного RS-триггера он

При комбинации сигналов R=1, S=0, С=1 на входах синхронного RS-триггера он

При комбинации сигналов R=1, S=1, С=0 на входах синхронного RS-триггера он

При комбинации сигналов R=1, S=1, С=1 на входах синхронного RS-триггера он

При комбинации сигналов Т=0, С=0 на входах синхронного Т-триггера он

При комбинации сигналов Т=0, С=1 на входах синхронного Т-триггера он

При комбинации сигналов Т=1, С=0 на входах синхронного Т-триггера он

При комбинации сигналов Т=1, С=1 на входах синхронного Т-триггера он

При наличии на входе демультиплексора логической 1 и адресного кода А=011 на его выходе будет код

При наличии на входе мультиплексора информационного кода Х и адресного кода А=011 на выходе мультиплексора будет значение

При подаче на входы асинхронного RS-триггера сигналов R=0, S=1 на его инверсном выходе

При подаче на входы асинхронного RS-триггера сигналов R=1, S=0 на его инверсном выходе

При поступлении на вход 4-разрядного бинарного суммирующего счетчика, находящегося в состоянии S=1111, счетного импульса x(t)=1 он

При поступлении на вход суммирующего 3-разрядного бинарного вычитающего счетчика, находящегося в состоянии S=101, счетного импульса x(t)=0 он

При поступлении на вход суммирующего 3-разрядного бинарного суммирующего счетчика, находящегося в состоянии S=100, счетного импульса x(t)=0 он

При поступлении на вход суммирующего 4-разрядного бинарного вычитающего счетчика, находящегося в состоянии S=1111, счетного импульса x(t)=1 он перейдет в состояние

Применение буферной памяти позволяет

Произвольную ПФ можно реализовать на базе

Разрядность кода на входе дешифратора

Разрядность кода на входе шифратора

Регистр является

Сумматор является

Счетным триггером называют

Счетчик является

Триггер является

Универсальным триггером называют

Цена по Квайну n-разрядного комбинационного сумматора с параллельным переносом составляет

Цифровой компаратор является

Число состояний 4-разрядного бинарного счетчика равно

Шифратор является

АЦП, в котором за один такт определяется несколько разрядов кода, является:

АЦП, в котором за один такт определяется одна цифра кода, является:

АЦП, в котором преобразуемое напряжение сравнивается с непрерывно возрастающим эталонным напряжением, называется: